Skip to content
View NguyenDinhNhatNguyen's full-sized avatar

Block or report NguyenDinhNhatNguyen

Block user

Prevent this user from interacting with your repositories and sending you notifications. Learn more about blocking users.

You must be logged in to block users.

Maximum 250 characters. Please don’t include any personal information such as legal names or email addresses. Markdown is supported. This note will only be visible to you.
Report abuse

Contact GitHub support about this user’s behavior. Learn more about reporting abuse.

Report abuse

Hi there, I'm Nguyễn Đình Nhật Nguyên 👋

Aspiring Digital IC Design Engineer | Computer Engineering @ UIT, VNU-HCM

Focus


🌐 About Me / Tổng quan

🇬🇧 English

Entering my senior year in Computer Engineering at UIT. I am entirely dedicated to Digital IC Design (VLSI) and Computer Architecture, driven by a logical problem-solving approach to optimize complex hardware at the RTL and gate levels.

🇻🇳 Tiếng Việt

Chuẩn bị bước vào năm cuối của chuyên ngành Kỹ thuật Máy tính tại UIT. Tôi dồn toàn bộ trọng tâm vào lĩnh vực Thiết kế Vi mạch Số và Kiến trúc Máy tính, luôn áp dụng tư duy logic để tối ưu hóa phần cứng từ mức cổng đến mức RTL.

🛠 Tech Stack & Tools

🚀 Featured Hardware Projects / Các dự án nổi bật

🇬🇧 Project Details (English) 🇻🇳 Chi tiết Dự án (Tiếng Việt)
RISC-V Dual-Core System-on-Chip (SoC)
Developed a dual-core SoC using Verilog, integrating RV32I architecture with a 2x3 Crossbar communication matrix and a Hardware Mutex.
Hệ thống System-on-Chip RISC-V lõi kép
Xây dựng hệ thống SoC lõi kép bằng Verilog, tích hợp kiến trúc RV32I, ma trận giao tiếp Crossbar 2x3 và bộ đồng bộ Hardware Mutex.
16-bit Simple ISA Microprocessor
Designed a microprocessor utilizing both Single-Cycle and 5-stage Pipeline architectures. Proactively optimized hardware by prioritizing bit-shifting logic over multipliers within the ALU datapath to minimize chip area.
Vi xử lý 16-bit Simple ISA
Thiết kế vi xử lý ứng dụng cả hai kiến trúc Single-Cycle và Pipelining 5 bước. Chủ động tối ưu tài nguyên phần cứng bằng cách ưu tiên các phép dịch bit thay cho bộ nhân trong khối ALU, từ đó giảm thiểu diện tích vi mạch.
CMOS 2-Bit Synchronous Counter
Full-custom IC design with timing analysis. Demonstrated hardware troubleshooting by successfully correcting a reverse-counting logic error via NOT gates implemented on the clock path.
Mạch đếm đồng bộ 2-bit (Full-Custom IC)
Thiết kế IC Full-custom và phân tích timing. Khắc phục triệt để lỗi đếm ngược hướng bằng cách phân tích và chèn các cổng NOT vào đường dẫn xung nhịp (clock path).
90nm Custom IC D-FlipFlop
Executed a full-custom IC design for a memory element on a 90nm CMOS process, successfully reducing layout area by 40.6% and achieving a max frequency of 5.65 GHz.
Bộ nhớ D-FlipFlop (Tiến trình CMOS 90nm)
Thiết kế IC Full-Custom, đạt kết quả giảm 40.6% diện tích vật lý và đẩy tần số hoạt động tối đa lên 5.65 GHz.
FPGA Multi-Game Arcade Console
Programmed a 7-in-1 gaming system purely with combinational logic on FPGA, achieving 60 FPS VGA output without utilizing RAM.
Hệ máy Console FPGA Multi-Game
Lập trình game hoàn toàn bằng mạch logic tổ hợp trên FPGA, không sử dụng RAM nhưng vẫn đảm bảo xuất hình ảnh VGA mượt mà 60 FPS.

📈 GitHub Stats

GitHub Stats Top Languages

Pinned Loading

  1. 16-bit-Simple-ISA-Microprocessor-Design 16-bit-Simple-ISA-Microprocessor-Design Public

    This project involves the design, simulation, and implementation of a 16-bit Microprocessor based on a custom Simple Instruction Set Architecture (ISA). The core objective was to implement and comp…

    HTML

  2. CMOS-2Bit-Synchronous-Counter CMOS-2Bit-Synchronous-Counter Public

    Full-custom VLSI design and layout of a 2-bit synchronous counter using JK Flip-Flops (CMOS technology). Includes Pre/Post-layout timing analysis.

    HCL

  3. FPGA-VGA-Game-Console FPGA-VGA-Game-Console Public

    Verilog

  4. Custom-IC-DFF-90nm-CMOS Custom-IC-DFF-90nm-CMOS Public

    Custom IC design of D-FlipFlop using Transmission Gates on 90nm CMOS process. Includes Schematic, Layout, PEX and PPA performance analysis.

    HCL

  5. RISCV-Multicore-Project RISCV-Multicore-Project Public

    A Dual-Core RISC-V (RV32I) SoC in Verilog with a 2x3 Crossbar and Hardware Mutex. Features ~1.005 CPI on Cyclone IV FPGA and supports bare-metal C++ firmware with a build script to generate machine…

    Verilog